The Study of Chinese Abacus Multiplier Design

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Details

Project title

Code/計畫編號

NSC95-2221-E018-026

Translated Name/計畫中文名

算盤式乘法器設計之研究

Funding Organization/主管機關

National Science and Technology Council

Co-Investigator(s)/共同執行人

易昶霈(計畫主持人)
謝慶發

Department/Unit

Department of Electronic Engineering, NCUE

Website

https://www.grb.gov.tw/search/planDetail?id=1310902

Year

2006

Start date/計畫起

01-08-2006

Expected Completion/計畫迄

31-07-2007

Co-Investigator(s)

Mao-Hsu Yen

Bugetid/研究經費

587千元

ResearchField/研究領域

電子電機工程

本計畫將以前一個算盤加法器的計畫為基礎架構，提出新型態架構之算盤乘法器，雖然算盤乘法器在1998 年由Franco Maloberti 及Chen Gang 的文獻中有稍微提到，但是只是將ㄧ般乘法器中的加法部分代換成算盤加法器，而且Chen Gang 也未對該乘法器有做任何的設計與模擬分析結果，由此可推斷，Chen Gang 所設計的算盤演算法無法執行快速的乘法功能。通常大部分快速乘法器只能執行乘法功能(例如:陣列乘法器)，無法在同一硬體上再執行加法功能。本計劃考量算盤特性整體設計，其功能可以將加法器及乘法器整合在同一模組中，可以節省硬體成本。本研究計畫分成兩部份: 第一部份: 在此計畫中將先以設計一個4 位元的算盤乘法器為例子做說明，當然熟知該方法仍可將其擴充至高位元的乘法器。提出全新設計、高速低耗能之乘法器架構。利用類似多工器(Multiplexer)功能的功能方塊模組將部份乘積(product)轉成算盤形式，再利用算盤加法器完成部份乘積的求和計算，最後再轉成二進位數值。第二部份: 因為乘法器設計時，有考慮與加法器相容設計，故很容易將算盤加法器及算盤乘法器整合在同一電路中，使相同功能方塊模組的部份整合成同ㄧ方塊，使得加法與乘法可用同ㄧ電路完成，如此可達成快速加法器及快速乘法器。經由簡單電路模擬實驗、HSPICE分析與快速之陣列乘法器比較，無論是在速度及耗能方面，均具有相當的優勢。

Keyword(s)

算盤乘法器
陣列乘法器
快速乘法器

DSpace CRIS

The Study of Chinese Abacus Multiplier Design

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