Implementation of a Tunable SoC Platform with Embedded FPGA(II)

瀏覽統計 Email 通知 RSS Feed

簡歷

基本資料

Project title

Code/計畫編號

NSC93-2215-E018-007

Translated Name/計畫中文名

可調式晶片系統軟硬體開發平台之研製---子計畫六---可調式晶片系統平台之實現---內嵌FPGA(II)

Project Coordinator/計畫主持人

Mao-Hsu Yen

Funding Organization/主管機關

National Science and Technology Council

Department/Unit

Department of Computer Science and Information Engineering, NCUE

Website

https://www.grb.gov.tw/search/planDetail?id=1027116

Year

2004

Start date/計畫起

01-08-2004

Expected Completion/計畫迄

31-07-2005

Bugetid/研究經費

584千元

ResearchField/研究領域

電子電機工程

本計畫的設計目標是一個「內嵌式現場可程式邏輯陣列」(Embedded FPGA)，以建立一個前瞻性的可重組式晶片系統(reconfigurable SoC)，並同時支援「行動通訊派遣系統」(Modular Mobile Dispatch System, MMDS)及「無線生理監測系統」 (Wireless Physiological Signal Monitoring System, PSMS)。因此本計畫將此兩系統實現於單一可重組SoC 中，這將提高可重組式SoC 的市場價值及功能。可重組晶片系統可降低系統執行軟體所需的能量Energy (＝功率Power ×時間Time)、加快執行時間、提高系統硬體的彈性。由於MMDS/PSMS 系統中，其微處理機所執行的程式是固定不變的。因此我們可事先將程式中需要大量運算或迴圈(Loop)的片段(軟體)，以Embedded FPGA (硬體)來予以實現。在此Embedded FPGA 如同一個通用型協同處理器(Coprocessor)。由於Embedded FPGA 所減少軟體的執行時間(Time)，遠小於Embedded FPGA 所增加的功率(Power)消耗，所以 Energy 是相當小，因此結合Embedded FPGA 於可重組式SoC 是有相當的能量效率。本計畫針對可重組式SoC 系統首先提出一個同時具有「即時重組」(Real-Time Reconfigurable)及「執行時間重組」 (Run-Time Reconfigurable; RTR)技術之 Embedded FPGA。此「即時重組」、「執行時間重組」技術可提昇Embedded FPGA 的函數密度(Function Density)、降低FPGA 整體硬體成本，因此結合此兩技術之 Embedded FPGA，將加強可調式SoC 平台的實用性。本子計畫分為三個階段來實施：於九十二年的計畫(NSC92-2218-E-130-003)執行過程中，我們針對支援MMDS 與PSMS 之可重組式晶片系統，已經提出我們的Embedded FPGA 之Soft IP 架構。由於電子開關(switches)一般而言其所佔的面積很大、且影響連線速度。本計畫正透過Benchmark 電路，進行繞線實現於Embedded FPGA 架構上。在達到100%繞線的情況下，以得到Embedded FPGA 架構繞線實驗的最佳參數，使得所需的開關個數(number of switches)為最少。承續九十二年的研究，及子計畫一、二、三、七提供相關規格與建議。第一年我們將完成Embedded FPGA 之Hard IP，並與子計畫四、五的Hard IP、Soft IP 進行初步平台測試。期間我們亦將完成此Embedded FPGA 之CAD 工具，包含 Embedded FPGA 之函數庫(Function Library)的建立、找尋Performance-Critical 的程式、規劃Embedded FPGA 的程式、繞線程式、Download Cable、.等。在整個可重組式SoC 的複雜設計過程中，尚需探討及解決的重點包含有：如何設計一個有效的CAD 工具以符合可調式SoC 平台規格（子計畫一、二、三、四）。如何將 Embedded FPGA Hard IP 與其他子計畫的Hard/Soft IP 一起結合於可調式SoC 平台中（子計畫五、六、七）。如何將Embedded FPGA Hard IP 與CAD 工具有效結合，以執行RTR 技術、實現MMDS/PSMS 系統（子計畫五、六、七）。如何實現一個低功率Embedded FPGA、.等。在第二年，將與其他子計畫的軟體及硬體進行系統整合，並進行可重組式SoC 平台實際用於MMDS/PSMS 之系統測試。藉由整合過程中，進行Embedded FPGA 軟硬體的調整、修正，以期達到有效率Embedded FPGA 結合於可調式平台。因此，於計畫執行、研究過程中，將可訓練學生具有設計具Embedded FPGA 之 Reconfigurable SoC 能力。於計畫的完成後，將提供一個「即時可重組」及「執行時間可重組」Embedded FPGA 之Soft/Hard IP 及相關CAD 軟體工具，可提供產業界使用。

Keyword(s)

可重組晶片系統
內嵌FPGA
可調式平台
行動通訊派遣系統
無線電生理監測系統

DSpace CRIS

Implementation of a Tunable SoC Platform with Embedded FPGA(II)

基本資料

Description